O que é equipamento de teste EMC

Um dos principais desafios de projeto ao projetar um banco de potência é passar nos testes de EMI. Os engenheiros eletrônicos geralmente se preocupam com a falha nos testes de EMI. Se o teste de circuito EMI falhar muitas vezes, será um pesadelo. Você terá que trabalhar XNUMX horas por dia no laboratório da EMI para corrigir problemas e evitar atrasos nos lançamentos de produtos. Para produtos de consumo, como bancos de energia, o ciclo de design é curto e as restrições de certificação EMI são rigorosas, portanto, você deseja adicionar filtros EMI suficientes para passar no teste EMI sem problemas, mas não deseja aumentar o espaço e adicionar muito custo para o circuito. Parece difícil conciliar os dois.

O design de referência do conversor de reforço EMI de baixa radiação da TI (PMP9778) fornece essa solução. Ele pode suportar tensão de entrada de 2.7 - 4.4 V, potência de saída de 5 V / 3 A, 9 V / 2 A e 12 V / 1.5 A e é adequado apenas para aplicações de banco de potência. Com otimização de posicionamento e layout, esse design de TI atinge 6 dB a mais de headroom do que EN55022 e testes irradiados CISPR22 Classe B. Vamos dar uma olhada no processo de design.

Identifique caminhos de corrente críticos
A EMI começa com um ciclo de alta taxa instantânea de mudança de corrente (di/dt). Portanto, devemos distinguir caminhos críticos di/dt altos no início do projeto. Para atingir esses objetivos, é importante entender os caminhos de condução de corrente e o fluxo de sinal nas fontes de alimentação chaveadas.

A Figura 1 mostra a topologia do conversor boost e os caminhos críticos de corrente. Quando S2 está fechado e S1 está aberto, a corrente CA flui através do loop azul. Quando S1 está fechado e S2 está aberto, a corrente CA flui através do loop verde. Portanto, a corrente flui através do capacitor de entrada Cin, e o indutor L é uma corrente contínua, enquanto a corrente flui através de S2, S1 e o capacitor de saída Cout é uma corrente pulsante (loop vermelho). Portanto, definimos o loop vermelho como o caminho crítico da corrente. Este caminho tem a maior energia EMI. Durante a colocação, devemos minimizar a área delimitada por ela.

Minimize a área de loop para caminhos di/dt altos
A Figura 2 mostra a configuração dos pinos do TPS61088. A Figura 3 mostra um exemplo de layout dos caminhos críticos de corrente para o TPS61088. O pino NC indica que não há conexão dentro do dispositivo. Portanto, eles podem ser conectados ao PGND. Eletricamente, conectar os dois pinos NC ao plano de aterramento PGND facilita a dissipação de calor e reduz a impedância do caminho de retorno. De uma perspectiva EMI, conectar os dois pinos NC ao plano de aterramento PGND aproxima os planos VOUT e PGND do TPS61088. Isso facilita a colocação dos capacitores de saída. Como pode ser visto na Figura 3, colocar um capacitor cerâmico de alta frequência 0603 1-UF (ou 0402 1-UF) COUT_HF o mais próximo possível do pino VOUT resulta na menor área do loop di/dt alto.

A intensidade máxima do campo elétrico de um loop di/di alto a uma distância de 10 metros do plano de terra pode ser calculada pela seguinte fórmula:

A Figura 4 mostra os resultados da EMI irradiada com e sem COUT_HF. Sob as mesmas condições de teste, a EMI irradiada é melhorada em 4dBuV/m com COUT_HF.

Coloque um plano de aterramento sob o caminho crítico
A alta indutância de rastreamento resulta em baixa EMI irradiada. Porque a força do campo magnético é proporcional à indutância. Colocar um plano de terra fixo na próxima camada do traço crítico pode resolver esse problema.

A Tabela 1 fornece as indutâncias de rastreamento fornecidas em diferentes placas PCB. Podemos ver que para um PCB de quatro camadas com uma espessura de isolamento de 0.4 mm entre a camada de sinal e o plano de terra, a indutância de rastreamento é muito menor do que a indutância de rastreamento para um PCB de 1.2 camadas de 2 mm de espessura. Portanto, colocar o plano de aterramento fixo mais curto no caminho crítico é uma das maneiras mais eficazes de reduzir a EMI.

A Figura 5 mostra os resultados de EMI irradiados para um PCB de 2 camadas e um PCB de 4 camadas. Com base no mesmo layout e nas mesmas condições de teste, a EMI irradiada pode ser melhorada em 10 dBuV/m em uma PCB de 4 camadas.

Adicionar buffer RC
Se os níveis irradiados ainda excederem os níveis exigidos e o layout não puder ser melhorado, adicionar um snubber RC e um aterramento de energia ao pino TPS61088 SW pode ajudar a reduzir os níveis irradiados de EMI. O snubber RC deve ser colocado o mais próximo possível do nó do switch e do terra de alimentação. Ele pode suprimir efetivamente o loop de tensão do SW, o que significa que a EMI irradiada é melhorada na frequência de toque.

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